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Informations de livre
| Titre | ASIC Design and Synthesis: RTL Design Using Verilog |
| Domaine(s) | Electronique et Electricité |
| Auteur(s) | Vaibbhav Taraate |
| Editeur(S) | Springer |
| parution | 2021 |
| Source De livre | Lien de livre |
| EAN13/ISBN | 978-981-33-4642-0 |
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